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FORMATION : RISC-V

RISC-V est une architecture de jeu d’instructions qui présente l’intérêt d’être ouverte et libre. Elle est ainsi utilisée librement par l’enseignement, la recherche et l’industrie.

Le SiFive E31 Standard Core est le cœur RISC-V le plus déployé au monde. Il est économe en énergie et offre les hautes performances nécessaires pour les applications IoT de demain.

Cette formation explique l’architecture RISC-V et son implémentation dans le cœur SiFive E31, qui tout en étant une simple architecture 32 bits, offre des mécanismes sophistiqués (protection de la mémoire physique, interruption globales et externes et unité de débogage).

L’environnement de développement (Microsemi LiberoSoC PolarFire v2.2, SoftConsole v5.2 et AVMPF300TS (Microsemi PolarFire-based) board) sera également expliqué afin de créer une plateforme hardware et le logiciel associé pour la programmer.

Inscription en ligne

Programme :

Introduction to RISC-V ISA Modules
• RV32-I/E and RV64-I/E Base Integer Instruction SET
• Integer Multiplication and division
• Atomic Instructions
• Floating Point precision(Single-double-Quad)
• Compressed Instructions
• SIMD instructions
• User-Level interrupts

Privileged Architecture
• Control and Status Registers (CSRs)
• Machine-Level ISA
• Control and Status Registers (CSRs)
• Machine-Level ISA
• Supervisor-Level ISA
• RISC-V Interrupts

SiFive E31 Core and Interfaces
• Core Complex Interfaces
• Memory Map
• Interrupts
• Platform-Level Interrupts Controller
• Core Local Interrupter (CLINT)
• Physical Memory Protection

Libero SoC PolarFire :
• Microsemi FPGA & SoC overview
• Libero SoC PolarFire overview
• Create and Design
• Constraint management
• TestBench and Simulations
• Program and Debug
• Microsemi tool’s

Demo : Create a New Project
Demo : TestBench, Simulation
Demo : Synthesize the design
Demo : Place & Route

Programming the RISC-V Core
• SoftConsole
o Overview and Firmware drivers
o Supported platforms
o Packages
o Related Microsemi Tools and resources
o RISC-V Hardware Abstraction Layer (HAL)
• SmartDebug
o Introduction and SmartDebug User Interface
o Using SmartDebug
o Create Standalone SmartDebug Project
o Programming Connectivity and Interface
• RISC-V project
• Debugging and Troubleshooting

Demo : Building a RISC-V Processor subsystem
Demo : Creating a RISC-V SoftConsole Project
Demo : Managing

Objectifs :
• Comprendre l’architecture RISC-V et l’implantation du coeur SiFive E31
• Identifier et maitriser les mécanismes sophistiqués tels que la protection de la mémoire, la gestion des interruptions globales et externes
• Comprendre comment synthétiser son design et créer et déboguer la partie logicielle.

Pré-Requis :
•Connaissances de base en processeur et technologie FPGA
•Connaissances de base en langage VHDL
•Connaissances de base en langage C

Public Concerné :
Tout profil technique souhaitant connaître les bases de l’architecture RISC-V et l’implémenter.

IMPORTANT Matériel exigé :

Disposer d’un PC portable avec webcam, haut-parleur et micro et d’une liaison Internet.

Participation aux frais :

- Prix préférentiel pour les PME adhérentes CAP’TRONIC : 750 € HT
- Pour les grandes entreprises et les PME qui ne souhaitent pas adhérer : 950 €
H T.

Si vous êtes une PME non adhérente :
Vous pouvez adhérer à l’association JESSICA France. Pour cela contacter Florence CAGNARD
Modalités d’adhésion

Remarque : Jessica France est titulaire d’un numéro d’agrément de formation continue et est référencé DATADOCK depuis le 1er juillet 2017. Cette formation est éligible au financement par votre Opérateur de Compétences (OPCO) hors CPF.

Contact :

Samuel EVAIN - 06 33 38 41 04

Contact Inscriptions :
Florence CAGNARD - 01 69 08 60 54

Inscription jusqu’au 15 septembre 2020

FORMATION : INITIATION RISC-V - 1 au 2 octobre 2020 - FOAD



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