IA Embarqué : programmation de réseaux de neurones sur FPGA

Préinscription en ligne

OBJECTIFS

Comprendre la chaîne de mise en œuvre d’un réseau de neurones sur FPGA ;
Concevoir et entraîner un modèle adapté à une cible embarquée ;
Découvrir TensorFlow et les approches TinyML ;
Identifier les contraintes propres aux FPGA, notamment les LUT, DSP slices, BRAM, la fréquence, la latence et le débit ;
Mettre en œuvre et implémenter une couche de neurones simple en VHDL. déployer un démonstrateur fonctionnel sur carte.

PUBLIC VISE

PMEs, startups ou bureaux d’études du secteur électronique au sens large, qui envisagent de développer pour la première fois une application d’IA embarqué sur FPGA.

PREREQUIS

Connaissances générales en développement de logiciel embarqué. Savoir programmer en langage python et VHDL.
Un PC avec webcam, haut-parleur et micro et une liaison Internet pour les personnes en distanciel.

INTERVENANT

Ingénieur logiciel embarqué CAPTRONIC, plus de 20 ans d’expérience en BE, Doctorat en système électronique.
Le programme CAP’TRONIC aide, chaque année, 400 entreprises à monter en compétences sur les technologies liées aux systèmes électroniques et logiciel embarqué.

PRIX

Non-adhérent : 2 200 € HT
Adhérent CAP’TRONIC : 1 600 € HT

LIEU

En présentiel à Labège (31) ou à distance.
Pour les personnes en distanciel : Les accès à un outil informatique en ligne adapté seront fournis au stagiaire avant le démarrage de la formation. Aucun logiciel spécifique n’est à installer. Seule une connexion à Internet est requise

Remarque : Notre certification QUALIOPI vous garantit un process certifié sur nos actions de formation et permet un financement des formations CAP’TRONIC par votre Opérateur de Compétences (OPCO) hors CPF.

PROGRAMME

Tour de table

Modélisation du réseau neuronal et préparation à l’intégration FPGA
Compréhension de la chaîne complète de développement d’un réseau de neurones pour une cible embarquée ;
Principes fondamentaux des réseaux de neurones ;
Différence entre apprentissage et inférence, ainsi que les contraintes spécifiques liées à une implémentation matérielle sur FPGA.

Réalisation de la phase d’apprentissage est réalisée en amont sous Python
Utilisation des outils tels que TensorFlow et les approches TinyML ;
Conception d’un modèle simple, entraînement sur un jeu de données adapté, préparation de son export en vue de l’intégration matérielle.

Travaux pratiques
Prise en main de l’environnement Python/TensorFlow, création d’un petit réseau neuronal, apprentissage du modèle, validation des performances et export des poids et biais.

Jour 2
Quantification et architecture matérielle du réseau neuronal
Adaptation du modèle logiciel à une architecture FPGA ;
Principes de quantification, de représentation en virgule fixe et de réduction de complexité afin de rendre le réseau compatible avec les ressources disponibles sur la carte Digilent Basys3 ;
Les notions de LUT, flip-flops, DSP slices, BRAM, fréquence maximale, latence et débit sont présentées afin de comprendre les compromis nécessaires entre précision du modèle et coût matériel ;
Implémentation d’un neurone, d’une fonction d’activation simple et d’une couche fully connected en VHDL.

Travaux pratiques
Conversion des poids flottants en format quantifié, génération des coefficients exploitables par le FPGA, implémentation d’un neurone matériel, simulation fonctionnelle et comparaison des résultats avec le modèle Python.

Jour 3
Déploiement sur FPGA Xilinx (AMD) et optimisation de l’inférence
Déploiement du réseau neuronal sur la carte Digilent Basys3 ;
Optimisation de l’architecture matérielle ;
Mise en œuvre une chaîne complète allant du modèle entraîné sous Python à l’inférence réalisée directement dans le FPGA ;
Les architectures série, parallèle et pipeline sont comparées afin d’évaluer leur impact sur les ressources utilisées, la fréquence de fonctionnement, la latence et le débit ;
Les rapports Vivado (IDE AMD) sont analysés pour identifier les limites de l’implémentation et proposer des pistes d’optimisation.

Travaux pratiques
Intégration d’une couche de neurones ou d’un mini-réseau multicouche, synthèse et implémentation sous Vivado, programmation de la carte Basys3, validation sur carte, analyse des ressources FPGA et comparaison avec la référence Python.

Synthèse, Questions/Réponses
Tour de table

ORGANISATION

Moyens pédagogiques : Outil de visioconférence (pour les personnes en distanciel) - Support de cours. Travaux pratiques sur carte Digilent Basys3.
Une assistance pédagogique sur le cours sera assurée par le formateur pendant 1 mois à l’issue de la formation.
Moyens permettant d’apprécier les résultats de l’action : Evaluation de l’action de formation par la remise d’un questionnaire de satisfaction à chaud à l’issue de la formation, puis d’un questionnaire à froid quelques semaines après la formation.
Moyen permettant de suivre l’exécution de l’action : Evaluation des connaissances via un questionnaire avant et après la formation - Feuilles de présence signées par chaque stagiaire et le formateur par demi-journée de formation.
Sanction de la formation : Attestation de présence ou d’assiduité.

RENSEIGNEMENTS ET INSCRIPTION

Dorothée WALLART, wallart@captronic.fr - 06 30 92 27 32
Pour toute question y compris les conditions d’accès pour les publics en situation de handicap.

👉 Préinscription en ligne

Les informations recueillies sur ce formulaire sont enregistrées dans un fichier informatisé par JESSICA France à des fins de communication via emailing. Elles sont conservées jusqu’à votre demande de désinscription et sont destinées aux équipes de JESSICA France localisées en France. Conformément à la loi « informatique et libertés », vous pouvez exercer votre droit d’accès aux données vous concernant et les faire rectifier en contactant

Informations mises à jour le 01/06/2026